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AMD向多层小芯片设计转进 Zen 3处理器将试水3D堆叠V-Cache技术

2021-08-23 10:50 · 稿源: cnbeta

AMD 刚刚进一步详细介绍了未来的多层小芯片设计技术,可知相关技术将集成到下一代处理器中,比如即将推出的 Zen 3“3D V-Cache”衍生版本。在近日举办的 HotChips 33 年度会议上,该公司谈到了现有的小芯片设计、以及多层芯片堆叠技术的未来发展方向。

期间谈到了已经或即将推出的各种产品,包括正在开发中的基于小芯片封装架构的 14 款 SKU 。

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结合 2D / 2.5D 和 3D 设计的下一代多层小芯片设计

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AMD 表示,根据实际产品的不同需求(包括性能、功耗、面积和成本),该公司将灵活选择封装和小芯片架构。

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2021 年内,AMD 将首次推出 3D Chiplet 设计。此前,我们已在消费级和服务器产品线上看到了 2D / 2.5D 封装。

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到哪随着 3D V-Cache 技术的引入,我们终于迈入了 3D 小芯片堆叠设计的新时代。

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AMD Zen 3 处理器将率先拥抱这项技术,主要是在 Zen 3 CCD 主芯片上方堆叠了 SRAM 缓存。

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此外 3D 小芯片技术还增加了互连密度,同时保持了较低的功耗和面积占用。

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AMD 还分享了如何将 3D V-Cache 技术集成到 Zen 3 CCD 上的一些细节。

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其中包括了使用 3D 微突(Micro Bump)和硅通孔(TSV)互连方案,结合全新的亲水介电键合与 Direct CU-CU 键合技术。

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WCCFTech 指出,得益于同台积电的深度合作设计与共同优化,新技术可将两个单独的小芯片粘合到一起。

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据 AMD 所述,混合键合的间距仅为 9u 。后端类似于硅通孔,且略小于英特尔的 Forveros 互连(间距 10u)。

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得益于此,其达成了至少三倍于 Micron Bump 3D 方案的互连效能,密度是它的 15 倍以上。

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此外由于降低了 TSV 电容和电感,3D 小芯片设计还带来了更好的信号 / 功率表现。

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AMD 强调,在 CPU 上方集成缓存,只是其 3D 堆叠愿景的一个开始。

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展望未来,该公司还计划利用 3D 堆叠技术,实现核心 + 核心、以及 IP + IP 的堆叠。

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等到 Macroblocks 也能够 3D 堆叠那天,事情一定会变得更加疯狂。

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